闭环微加速度计接口全差分ASIC电路的设计

　　文档类型：硕士学位论文
　　适用人群：微机电系统（MEMS）设计工程师、集成电路设计人员、传感器接口电路研究者、高校相关专业研究生

　　文档核心内容：
　　该论文围绕高性能闭环微加速度计系统，重点研究了全差分接口ASIC电路的设计与优化。电路模块包括全桥模块、电荷敏感放大器、相关双采样保持模块、闭环反馈模块、低通滤波器及时序控制模块。通过分析误差电压与噪声，明确了前级放大器单位增益带宽、等效输入噪声、电荷放大器反馈电容、系统采样频率、参考电压源噪声及输入布线电阻对系统性能的关键影响，并指出灵敏度、噪声、建立电压精度、系统带宽与信号保真度之间存在权衡关系。

　　关键数据与结论：
　　优化后的电路等效输入噪声为1.63μg/√Hz。基于0.5μm DPDM 18V/5V工艺的Hspice仿真显示，与单端接口电路相比，全差分电路的零位偏移降低71.0%，线性度提升62.5%。在+5V供电、1kHz加速度输入条件下，系统灵敏度为0.308V/g，零位偏移为1.456mV，非线性度为0.03%。版图设计考虑了整体布局、器件匹配、噪声防护与可靠性，后仿真灵敏度为0.269V/g，零位偏移为106.54μV。引入PID控制器后，系统线性度提升66.7%，阶跃响应速度提高31%，稳态误差降低。最终系统在1kHz、+1g加速度输入下，输出在1ms内达到稳定，灵敏度为0.22V/g，零位偏移为0.9mV。

　　文档价值与适用场景：
　　本文档为闭环微加速度计的全差分接口电路设计提供了完整的理论分析与工程实现方案。适用于需要降低系统噪声、提高线性度与稳定性的高精度加速度传感器开发场景。设计人员可参考其中的噪声优化方法、电路模块划分、PID控制器集成策略及版图设计要点，直接用于同类MEMS接口芯片的研发与改进。